更高電壓、更高效率、更高功率密度代表了電力電子器件技術(shù)的發(fā)展主題。近年來新興的寬禁帶半導(dǎo)體材料成為工業(yè)界的熱點(diǎn)，憑借優(yōu)越的材料特性為電力電子器件技術(shù)帶來了新的發(fā)展動力，其中以 SiC 為代表的寬禁帶半導(dǎo)體的技術(shù)成熟度較高，在一些應(yīng)用領(lǐng)域開始逐步取代硅基電力電子器件。4H-SiC 的禁帶寬度幾乎為硅的 3 倍，其本征載流子濃度遠(yuǎn)低于硅; 熱導(dǎo)率也達(dá)到硅的 3 倍，因而更加適合高溫、高電壓工作; 10倍于硅的擊穿場強(qiáng)使 SiC 更適合制作高壓器件，能夠突破硅器件擊穿電壓的極限，達(dá)到 10 kV 甚至 20 kV 以上［1］。高擊穿場強(qiáng)使器件具有厚度更薄、摻雜濃度更高的漂移層，實(shí)現(xiàn)更低的比導(dǎo)通電阻和更高的導(dǎo)通電流密度。SiC MOSFET( metal-oxide-semiconductor field-effect transistor，MOSFET) 不需要采用超結(jié)等復(fù)雜結(jié)構(gòu)就可以實(shí)現(xiàn)遠(yuǎn)低于同電壓等級硅 MOSFET 的比導(dǎo)通電阻。與此同時(shí)，作為單極型器件，SiC MOSFET 具有比同電壓等級硅 IGBT( 絕緣柵雙極型晶體管) 更低的開關(guān)損耗，從而實(shí)現(xiàn)更高的開關(guān)頻率和更高的功率密度。

 

SiC MOSFET 是目前最為成熟、應(yīng)用最廣的 SiC 功率開關(guān)器。但是，SiC MOSFET 的溝道遷移率低的問題仍然比較突出，對于中低壓器件( 650 ～ 1 700 V) 溝道電阻占總導(dǎo)通電阻的比例較高。羅姆和英飛凌采用溝槽結(jié)構(gòu) SiC MOSFET［2-3］，沒有 JFET( 結(jié)型場效應(yīng)管) 區(qū)，具有更高的溝道密度，同時(shí)溝道所在 SiC 晶面具有較高的溝道遷移率，因此能夠?qū)崿F(xiàn)更低的比導(dǎo)通電阻。而 Cree 和意法采用平面結(jié)構(gòu) SiC MOSFET，通過優(yōu)化器件的結(jié)構(gòu)設(shè)計(jì)，實(shí)現(xiàn)了性能和可靠性俱佳的產(chǎn)品技術(shù)，得到了廣泛的應(yīng)用。Cree 發(fā)布的第三代平面結(jié)構(gòu) SiCMOSFET［4］，1 200 V 產(chǎn)品的比導(dǎo)通電阻僅為 2． 7 mΩ·cm2，在高壓領(lǐng)域也顯示出優(yōu)越的性能，10 kV 和 15 kV器件的比導(dǎo)通電阻分別為 123 mΩ·cm2 和 208 mΩ·cm2，接近單極型 SiC 器件的理論極限。

 

為建立性能優(yōu)越、可靠性滿足工程應(yīng)用要求的 SiC 電力電子器件產(chǎn)品技術(shù)，南京電子器件研究所( NEDI) 一直從事 SiC MOSFET 器件結(jié)構(gòu)設(shè)計(jì)和關(guān)鍵工藝技術(shù)的開發(fā)，2017 年研制出 1 200 V SiC 功率MOSFET 器件［5］，擊穿電壓達(dá) 1 800 V，比導(dǎo)通電阻 8 mΩ·cm2。近年來通過對器件結(jié)構(gòu)設(shè)計(jì)和關(guān)鍵工藝技術(shù)的不斷優(yōu)化，SiC MOSFET 器件性能得到了明顯提升，器件阻斷電壓也得到了大幅度擴(kuò)展。本文介紹了本團(tuán)隊(duì)在 SiC 功率 MOSFET 開發(fā)方面的最新成果。

為了實(shí)現(xiàn)高阻斷電壓，同時(shí)保證器件高可靠性，研制的 SiC 功率MOSFET 器件采用 DMOS 結(jié)構(gòu)，如圖 1所示為 SiC MOSFET 單胞的剖面結(jié)構(gòu)示意圖。SiC MOSFET 器件的導(dǎo)通電阻主要包括: 源極歐姆接觸電阻、溝道電阻、JFET 區(qū)電阻、外延漂移區(qū)電阻、襯底電阻以及背面漏極歐姆接觸電阻。中低壓( 650 ～ 1 700 V)SiC MOSFET 器件的總導(dǎo)通電阻中溝道電阻占比較高，采用較小單胞尺寸以提高溝道密度，同時(shí)通過柵氧介質(zhì)形成工藝的改進(jìn)提升溝道遷移率，并采用長短溝道從而進(jìn)一步降低溝道電阻。對于擊穿電壓超過 6 500 V的高壓 SiC MOSFET 器件，總導(dǎo)通電阻中 JFET 區(qū)電阻和外延漂移區(qū)電阻的比例顯著增大，前者可以通過JFET 區(qū)選擇摻雜來降低，而降低后者則需要采用較高的摻雜濃度和較低的外延層厚度。圖 2 展示了在不同外延層厚度條件下，通過仿真獲得的 SiC 器件擊穿電壓與外延摻雜濃度的關(guān)系，從理論上指導(dǎo)高壓 SiCMOSFET 器件外延結(jié)構(gòu)的設(shè)計(jì)。高壓 SiC MOSFET 的總導(dǎo)通電阻中溝道電阻占比降低，采用了較大單胞尺寸較長的溝道以降低工藝難度，改善器件的阻斷特性。器件的終端保護(hù)采用了易于實(shí)現(xiàn)、重復(fù)性更好的場限制環(huán)終端結(jié)構(gòu)，通過調(diào)整保護(hù)環(huán)的數(shù)量、間距以滿足不同擊穿電壓器件的研制要求。

 

 

SiC DMOSFET 的加工工藝主要由三次離子注入工藝組成。器件的 pwell 區(qū)由高能鋁離子注入形成，深度達(dá) 0． 7 μm，為確保高壓阻斷狀態(tài)下 pwell 區(qū)域不被穿通，選用了較高的注入劑量。通過高劑量氮離子注入形成器件高摻雜 n + 源區(qū)，并通過這兩次離子注入形成 0． 5 ～ 1． 0 μm 長的 MOS 溝道。p + 歐姆接觸區(qū)和終端保護(hù)環(huán)由高劑量鋁離子注入形成。所有注入離子通過 1 650 ℃ 高溫退火激活，采用了石墨層作為高溫退火工藝中的表面保護(hù)。50 nm 厚的柵氧介質(zhì)由干氧氧化工藝形成，并通過 NO 高溫氮化處理來降低柵氧介質(zhì)界面態(tài)密度，提高溝道遷移率［5］。采用 LPCVD 淀積摻雜多晶硅形成器件柵電極后，通過 Ni 合金退火形成源和漏極歐姆接觸，淀積了 0． 7 μm 厚的氧化層作為隔離介質(zhì)，分別采用鋁和銀作為正面和背面電極金屬層。 
 

在 6 英寸( 152． 4 mm) SiC 襯底上生長了 10 μm 厚摻雜濃度為 1 × 1016 cm － 3的 n 型外延材料，采用 9 μm的單胞尺寸和長度為 0． 5 μm 的溝道，研制了 1 200 V /80 mΩ SiC MOSFET 器件，芯片的有源區(qū)面積為6 mm2。常溫下該器件的導(dǎo)通特性測試結(jié)果如圖 3( a) 所示，在柵源電壓 VGS = 20 V、源漏電壓 VDS = 1． 6 V 時(shí)源漏導(dǎo)通電流為 20 A，導(dǎo)通電阻 80 mΩ。計(jì)算得到器件的比導(dǎo)通電阻為 4． 8 mΩ·cm2，與 2017 年報(bào)道的結(jié)果［5］相比取得了較大的改善，通過柵氧前氮注入與柵氧后氮化退火相結(jié)合的工藝實(shí)現(xiàn)了溝道遷移率的明顯提升［6］，同時(shí)采用更小的單胞尺寸提高了溝道密度。圖 3( b) 顯示了 1 200 V /80 mΩ SiC MOSFET 器件的阻斷特性測試結(jié)果，表現(xiàn)出低漏電和穩(wěn)定雪崩擊穿特性，VGS = 0 V、VDS = 1 200 V 時(shí)，漏源泄漏電流僅為0． 2 μA，源漏擊穿電壓達(dá)到 1 500 V 以上。

解決閾值電壓和體二極管的穩(wěn)定性問題是 SiC MOSFET 器件可靠性的兩項(xiàng)重要挑戰(zhàn)。在環(huán)境溫度150 ℃、柵極偏置電壓 － 10 V 的應(yīng)力條件下，如圖 4 所示經(jīng)過 168 h 的高溫柵偏( HTGB) 可靠性實(shí)驗(yàn)，SiC MOSFET 器件的閾值電壓的負(fù)向漂移量小于 0． 1 V。在環(huán)境溫度 150 ℃、柵極偏置電壓 + 20 V 的應(yīng)力條件下，經(jīng)過 168 h 的高溫柵偏可靠性實(shí)驗(yàn)，SiC MOSFET 器件的閾值電壓的正向漂移量小于 0． 3 V，而且最大的正向漂移發(fā)生在實(shí)驗(yàn)開始后 10 h 以內(nèi)。SiC MOSFET 器件的體二極管也經(jīng)受了在環(huán)境溫度 150 ℃、1 000 h的穩(wěn)態(tài)工作壽命考核，顯示出良好的穩(wěn)定性。圖 5 顯示了 1 200 V /80 mΩ SiC MOSFET 體二極管穩(wěn)態(tài)壽命實(shí)驗(yàn)結(jié)果，在環(huán)境溫度 150 ℃、導(dǎo)通電流 10 A 的應(yīng)力條件下，在 168 h 的實(shí)驗(yàn)過程中體二極管的正向電壓的漂移量小于 0． 1 V，實(shí)驗(yàn)后器件的導(dǎo)通電阻和泄漏電流未發(fā)生明顯變化。

在 6 英寸( 152． 4 mm) SiC 襯底上生長了 60 μm 厚摻雜濃度為 1． 2 × 1015 cm － 3 的 n 型外延材料，采用12 μm的單胞尺寸和長度為 1 μm 的溝道。研制的 6． 5 kV /150 mΩ SiC MOSFET 擊穿電壓達(dá) 7． 8 kV，在阻斷

電壓為 6． 5 kV 時(shí)漏電流小于 2 μA，有源區(qū)面積 35． 6 mm2，比導(dǎo)通電阻 53 mΩ·cm2。采用自主設(shè)計(jì)的封裝結(jié)構(gòu)和自主 SiC MOSFET 及 SiC SBD 芯片研制出 6． 5 kV /400 A SiC MOSFET 功率模塊，該款模塊由 20 顆 6． 5 kV SiC MOSFET 和 16 顆 6． 5 kV SiC SBD 并聯(lián)封裝組成。模塊的內(nèi)部結(jié)構(gòu)如圖6( a) 所示，采用 15 mil( 0． 381 mm) 鋁線進(jìn)行電路連接( 芯片與 DBC 之間) 。芯片、DBC、銅板焊接回流完成后，安裝到對應(yīng)的塑膠殼體中，并注入具有保護(hù)和絕緣功能的硅凝膠。模塊封裝完成后實(shí)物如圖 6( b) 所示，模塊尺寸為 130 mm × 140 mm × 48 mm。 

室溫下 6． 5 kV /400 A SiC 功率 MOSFET 模塊的導(dǎo)通性能測試結(jié)果如圖 7( a) 所示，當(dāng)柵極電壓 VGS = 20 V、漏源極電壓 VDS為 3． 5 V 時(shí)，模塊導(dǎo)通電流達(dá) 400 A。如圖 7( b) 為室溫下 6． 5 kV /400 A SiC 功率MOSFET 模塊阻斷性能的測試結(jié)果，測試過程中柵極和源極短接，在阻斷電壓 6． 5 kV 時(shí)模塊漏電流小于 20 μA。

 在 4 英寸( 101． 6 mm) SiC 襯底上分別生長了厚度為 100 μm、摻雜濃度 8 × 10 14 cm － 3 和厚度為150 μm、摻雜濃度 6 × 10 14 cm － 3 的 n 型外延材料，采用 12 μm 的單胞尺寸和長度為 1 μm 溝道開展了10 kV和 15 kV SiC MOSFET 器 件 制 備。研 制 的 10 kV /10A SiC MOSFET，其 芯 片 尺 寸 為 9． 2 mm ×9． 2 mm，有源區(qū)面積30 mm2，采用總寬度為 1． 2 mm 的浮空場限環(huán)結(jié)構(gòu)作為終端保護(hù)結(jié)構(gòu)。阻斷特性測試結(jié)果顯示器件擊穿電壓達(dá) 11． 6 kV，當(dāng)柵極電壓 VGS為 20 V、漏源極電壓 VDS為 5 V 時(shí)，器件導(dǎo)通電流為10． 7 A，對應(yīng)的 ＲON，SP為144 mΩ·cm2。研制的 15 kV /10 A SiC MOSFET 采用了相同的芯片和有源區(qū)尺寸，為提升擊穿電壓，將場限環(huán)終端總寬度增大到 1． 5 mm。圖 8( a) 和圖 8( b) 分別為室溫下 15 kV SiC MOSFET 的導(dǎo)通和阻斷性能測試結(jié)果，漏源極電壓 VDS為 6． 5 V 時(shí)導(dǎo)通電流達(dá) 9． 6 A，對應(yīng)的比導(dǎo)通電阻

為 204 mΩ·cm2，為目前見諸報(bào)道的最高水平; 器件的擊穿電壓達(dá) 15． 5 kV，VGS = 0 V、VDS = 15 kV 時(shí)，漏源泄漏電流為10 μA，擊穿電壓達(dá) 15． 5 kV。

本文通過對比 CＲEE 公司與南京電子器件研究所研制的不同耐壓級別的 SiC MOSFET 器件，觀察各SiC MOSFET 器件的比導(dǎo)通電阻與擊穿電壓的關(guān)系，如圖 9 所示，發(fā)現(xiàn)器件的總體趨勢接近單極型 SiC 器件的理論極限。本文研制的 1． 2 kV、6． 5 kV、10 kV以及 15 kV SiC MOSFET，其比導(dǎo)通電阻分別達(dá)到4． 8 mΩ·cm2、53 mΩ · cm2、144 mΩ · cm2 和204 mΩ·cm2，逐 步 縮 小 了 與 國 際 先 進(jìn) 水 平 的差距。