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南京大學(xué)余林蔚教授課題組實(shí)現(xiàn)面向GAA-FET的10 nm特征尺寸超細(xì)晶硅納米線可靠生長集成

日期:2022-09-13 閱讀:419
核心提示:后摩爾時(shí)代集成電路的發(fā)展,尤其是10 nm工藝節(jié)點(diǎn)之后,越來越依賴深紫外(DUV)和極深紫外(EUV)光刻技術(shù)定義溝道特征尺寸(CD
后摩爾時(shí)代集成電路的發(fā)展,尤其是10 nm工藝節(jié)點(diǎn)之后,越來越依賴深紫外(DUV)和極深紫外(EUV)光刻技術(shù)定義溝道特征尺寸(CD)。特別是作為圍柵結(jié)構(gòu)晶體管(GAA FET)的關(guān)鍵—CD <10 nm的三維堆疊納米線晶硅溝道目前只能通過最先進(jìn)的“自上而下”光刻刻蝕工藝實(shí)現(xiàn)。隨著溝道特征尺寸的下降,其工藝復(fù)雜度和成本快速上升。更為重要的是,由于技術(shù)和核心設(shè)備的封鎖,使得我國發(fā)展這項(xiàng)技術(shù)面臨一系列極端難題。相較而言,“自下而上”的催化生長技術(shù)則提供了一種更為靈活、高效和低成本的硅納米線制備路徑。然而,面向大規(guī)??煽考蓱?yīng)用,尤其是產(chǎn)業(yè)化電子器件,其主要技術(shù)挑戰(zhàn)在于:如何在三維空間實(shí)現(xiàn)CD小于10 nm的納米線精確控制生長、定位以及規(guī)則排布。
 
成果掠影
針對(duì)這一難題,南京大學(xué)電子學(xué)院余林蔚教授團(tuán)隊(duì)基于團(tuán)隊(duì)自主創(chuàng)新的平面IPSLS納米線生長模式,采用側(cè)壁精細(xì)溝槽引導(dǎo)技術(shù)實(shí)現(xiàn)了三維堆疊超細(xì)、均勻納米線的“超限制調(diào)控生長”,首次將其寬度和高度分為微縮至Wnw= 9.9 ± 1.2 nm 和Hnw= 18.8 ± 1.8 nm,達(dá)到10 nm技術(shù)節(jié)點(diǎn)特征尺寸,并能實(shí)現(xiàn)可靠批量制備。此外,硅納米線溝道的截面形貌可以通過溝槽結(jié)構(gòu)方便地從高而窄的“鰭狀”結(jié)構(gòu)調(diào)控為扁而寬的“納米片”狀結(jié)構(gòu)--預(yù)示著一個(gè)關(guān)鍵的納米線溝道形貌調(diào)控新維度。同時(shí),此次工作中還提出通過一次連續(xù)彎道生長,連續(xù)獲得多排緊密排列的堆疊納米線溝道,最小化了催化金屬的使用量。另外,該文還展示了原型場效應(yīng)晶體管器件。
 
核心創(chuàng)新點(diǎn)
以“自下而上”的催化生長技術(shù),在無需使用超高精度EUV光刻技術(shù)的前提下,生長集成特征尺寸小于10 nm的超細(xì)三維堆疊硅納米線陣列。
 
數(shù)據(jù)概覽
與傳統(tǒng)“自上而下”工藝需超高精度EUV光刻機(jī)定義溝槽的特征尺寸不同,側(cè)壁生長納米線被穩(wěn)定的限制在溝槽中,其高度由氧化硅層的沉積后續(xù)控制,而寬度則由溝槽深度決定。無需高精度光刻就可將納米線的特征尺寸微縮到10 nm以下。

圖1 “超限制”側(cè)壁溝槽引導(dǎo)超細(xì)堆疊納米線生長流程以及與傳統(tǒng)特征尺寸控制方式比較
 
為了實(shí)現(xiàn)納米線特征尺寸的微縮,本文提出一種新的自限制催化顆粒形成策略,避免顆粒跨溝槽融合并抑制其大小漲落。截面TEM表明每個(gè)溝槽中都有且僅有一根納米線生長,且其特征尺寸小于10 納米,截面為“鰭狀”結(jié)構(gòu)。

圖2 三維堆疊納米線結(jié)構(gòu)表征和特征尺寸統(tǒng)計(jì)。
 
成果啟示
這項(xiàng)成果突破,有望為我國自主創(chuàng)新和發(fā)展建立的可控GAA- FET技術(shù)路徑奠定新的關(guān)鍵技術(shù)基礎(chǔ),從而進(jìn)一步釋放“自下而上”生長集成技術(shù)在探索先進(jìn)三維邏輯、傳感和NEMS結(jié)構(gòu)器件的應(yīng)用潛能。值得一提的是,此三維生長集成策略無需晶硅襯底作為基礎(chǔ),可在低溫下(<350℃)可靠制備高品質(zhì)單晶納米溝道,故而非常適用于探索實(shí)現(xiàn)真正的三維一體化集成技術(shù)(3D Monolithic Integration),為突破馮諾依曼框架的存算一體化新構(gòu)架及類腦計(jì)算應(yīng)用提供了一種可靠的全新技術(shù)方案和路線。
 
該工作近期以 “Ultra-confined catalytic growth integration of sub-10 nm 3D stacked silicon nanowires via self-delimited droplet formation strategy” 發(fā)表于Small上, DOI: 10.1002/smll.202204390。其中,博士胡瑞金(2022年6月畢業(yè),現(xiàn)任職揚(yáng)州大學(xué))為第一作者,余林蔚教授為通訊作者,研究工作得到了南京大學(xué)徐駿教授、施毅教授、王軍轉(zhuǎn)教授、劉宗光副研究員的大力支持,以及國家自然科學(xué)基金委重大研究計(jì)劃重點(diǎn)項(xiàng)目及華為-南京大學(xué)專項(xiàng)合作等基金項(xiàng)目資助,在此一并表示衷心感謝!
 
文章鏈接:
https://onlinelibrary.wiley.com/doi/10.1002/smll.202204390
 
前期相關(guān)工作:
Hu, R.; Xu, S.; Wang, J.; Shi, Y.; Xu, J.; Chen, K.; Yu, L.* Unprecedented Uniform 3D Growth Integration of 10-Layer Stacked Si Nanowires on Tightly Confined Sidewall Grooves. Nano Lett. 2020, 20(10), 7489-7497.
Hu, R.; Ma H.; Yin H.; Xu, J.; Chen, K.; Yu, L.* Facile 3D integration of Si nanowires on Bosch-etched sidewalls for stacked channel transistors. Nanoscale 2020, 12, 2787-2792.
Wu X.; Ma H.; Yin H.; Pan D.; Wang J.; Yu, L. *; Xu, J.; Chen, K. 3D Sidewall Integration of Ultrahigh-Density Silicon Nanowires for Stacked Channel. Adv. Electron. Mater. 2019, 5, 1800627.
Sun, Y.; Dong, T.; Yu, L.*; Xu, J.*; Chen, K. Planar Growth, Integration, and Applications of Semiconducting Nanowires. Adv. Mater. 2020, 32(27), 1903945.
Yin, H.; Yang, H.; Xu, S.; Pan, D. *; Xu, J.; Chen, K.; Yu, L. *High Performance Si Nanowire TFTs With Ultrahigh on/off Current Ratio and Steep Subthreshold Swing. IEEE Electr. Device L. 2020,41(1), 46-49.
 
(來源:材料人)
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