近日，微電子所高頻高壓中心劉新宇研究員團(tuán)隊(duì)與青禾晶元公司、南京電子器件研究所等團(tuán)隊(duì)合作，基于新型6英寸SiC復(fù)合襯底成功實(shí)現(xiàn)高性能低成本1200V SiC MOSFET。

當(dāng)前，碳化硅（SiC）晶圓行業(yè)正持續(xù)擴(kuò)大產(chǎn)能以滿足不斷增長(zhǎng)的市場(chǎng)需求。但可用于MOSFET制造的無缺陷襯底（即“高質(zhì)量”襯底）的成品率通常僅為40%-60%。在6-8英寸SiC的生長(zhǎng)和提純過程中，自然會(huì)產(chǎn)生低等級(jí)襯底（即“低質(zhì)量”襯底）。在目前的工業(yè)生產(chǎn)中，這些襯底通常被作為陪片甚至廢料處理，導(dǎo)致高質(zhì)量SiC襯底的生產(chǎn)成本很高，通常占最終MOSFET器件成本的50%以上。此外，SiC襯底的制造過程耗能較高，導(dǎo)致較高的碳排放。

為應(yīng)對(duì)這一挑戰(zhàn)，微電子所與合作單位在國(guó)際上首次提出了一種新型6英寸單晶SiC復(fù)合襯底，通過表面活化鍵合技術(shù)和離子注入剝離技術(shù)，將高質(zhì)量SiC薄層鍵合轉(zhuǎn)移到低質(zhì)量單晶SiC襯底上，實(shí)現(xiàn)了低質(zhì)量單晶SiC襯底有效使用，每個(gè)高質(zhì)量SiC晶圓可重復(fù)使用超過30次（即每個(gè)高質(zhì)量晶圓可以產(chǎn)生超過30個(gè)薄層），預(yù)計(jì)成本降低40%。

該復(fù)合襯底表現(xiàn)出與高質(zhì)量襯底相當(dāng)?shù)娜毕菝芏?，界面熱阻低?.8 +1.4/-0.7 m²K/GW，且鍵合界面處電場(chǎng)強(qiáng)度很小。此界面熱阻是目前國(guó)際上報(bào)道的SiC與其他材料（如SiC、GaN和Ga2O3）鍵合界面中最低值。在該襯底上生長(zhǎng)的6英寸SiC外延層實(shí)現(xiàn)了高達(dá)99.2%的無致命缺陷良率?；诖?英寸外延層制造的1200V、20mΩ的SiC MOSFET器件展示了超過70%的良率（在IDSS<2µA，在1200V條件下測(cè)試），其性能和可靠性可同最先進(jìn)的商用器件相媲美。電路魯棒性測(cè)試顯示，在超過250A、持續(xù)10ms的浪涌電流下，鍵合界面沒有出現(xiàn)退化現(xiàn)象。該成果是首次報(bào)道基于SiC復(fù)合襯底的晶圓級(jí)器件數(shù)據(jù)及高電流魯棒性。結(jié)果表明，這項(xiàng)新的襯底技術(shù)具有巨大的潛力，為更加經(jīng)濟(jì)和可持續(xù)的SiC功率電子器件提供了重要的發(fā)展方向。

基于該研究成果的論文“Cost-Effective 1200 V SiC MOSFETs on a Novel 150 mm SiC Engineered Substrate with Dummy Grade Material Reuse”，于12月10日以口頭報(bào)告形式發(fā)表在第70屆國(guó)際電子器件大會(huì)上（IEDM 2024）。微電子所王鑫華研究員為第一作者，微電子所劉新宇研究員、青禾晶元公司母鳳文研究員、弗吉尼亞理工大學(xué)（現(xiàn)香港大學(xué)）張宇昊教授為論文共同通訊作者。

 圖1. 6英寸SiC-SiC鍵合制造過程的主要步驟

圖2. 在6英寸工程襯底和外延層上制造的SiC MOSFET溝道區(qū)域的橫截面高分辨率透射電子顯微鏡（HRTEM）圖像

圖3 在VGS= -4V和在VDS=1200V條件下的6英寸晶圓上制作的器件的IGSS分布圖（綠色為通過，圖a良率為90%，圖b良率為70%）

圖4 浪涌電路測(cè)試圖

(a) 為電路原理圖；(b) 為理想波形；(c) 為浪涌電流測(cè)試裝置照片；(d) 為被測(cè)件在不同浪涌電流水平下的電流和電壓波形；(e) 失效被測(cè)件的引腳間電阻

（文章來源：中國(guó)科學(xué)院微電子研究所）